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2020年11月14日 星期六

積體電路的天線效應 (Antenna Effect in IC)


這篇文章裡所提到的天線效應(Antenna effect)是在指IC製造過程中,用電漿(Plasma)做乾式蝕刻(Dry etching),所造成的IC可靠度問題。

成因:
在製造金屬層(Interconnection or metal gate)的過程中,暴露在電漿下的金屬層就像天線一樣,會收集電漿所游離的電荷。當金屬層上的電荷太多,造成金屬層連接到的閘極氧化層(Gate oxide)的電場過高時,就會擊穿氧化層造成元件可靠度問題。

只有暴露在電漿下的金屬層會吸收游離電荷,而每個製程步驟完成後,會把晶圓上的電荷放掉(沖洗)。所以傳統的Antenna effect,基本上只有考慮單一層金屬的狀況,不會同時考慮多層金屬累積的電荷。

解決方法:
天線效應造成的可靠度問題的解決方法,主要有兩種方式,跳線法以及插入antenna diode。跳線法是把過長的金屬層打斷,來解決Antenna effect。如Fig. 1,Metal 1過長會造成MN1的閘極有可靠度問題。因此,我們在佈局Layout上,可以把較長的Metal 1打斷,往上跳到Metal 2再接在一起,這樣MN1的閘極在製作過程就不會看到過長的Metal 1,造成閘極氧化層如Fig. 2。



Fig. 1. 


Fig. 2.

此外,我們可以在要保護的閘極加上Antenna diode(逆偏)或是diffusion, 讓在Antenna effect所產生的電荷可以漏往基底(Substrate),減少電荷的累積,如Fig. 3。所以Antenna diode的面積和要保護的閘極面積是有關係,當Antenna diode太小可能漏的不夠快,Diode太大又會增加太多Loading。而Antenna diode的位置當然是離閘極越近越好。

Fig. 3.

Antenna rule (ratio)
由前面的解決方法知道,閘極氧化層、相關金屬層和相關Antenna diode三者的面積比例決定著Antenna effect會不會造成閘極氧化層擊穿的問題。所以foundry會提供這樣的Antenna rule (ratio),而Layout就必需符合這樣的規範。

文章前半段提到天線效應在教科書或一些網路文章裡都找得到,接下來的東西才是這篇文章的重點。

Cumulative antenna rule (ratio)
其實還是有累積的天線效應,只是不是單純電荷的累積。閘極氧化層可靠度(gate-oxide reliability)除了會發生直接擊穿(punch through)外,另一種是Vt飄移(Vt shift)過大造成元件不符合標準。直接擊穿就像心臟中了一槍,一擊斃命;而Vt shift就像中了一刀,雖然沒馬上掛掉,但多被砍幾刀,即使沒馬上死掉,也跟廢人一樣。

因此累積的天線效應,不是單純電荷的累積,而是閘極氧化層受傷害的程度累積。比如我們玩電動時,主角的血(HP)為100格,當主角受到第一次攻擊時(製作metal 1時),減了30格的血;受到第二次攻擊時(製作metal 2時),少了10格的血,這時還有60格的血。以此類推,當受到最後一次攻擊後(製作top metal後),主角的血不能歸零。

所以在先進製程中,比較嚴謹的foundry除了會規範傳統的antenna ratio (AR)外,也會提供cumulative antenna ratio (CAR)這種rule。它也是閘極氧化層、金屬層和Antenna diode三者的比例決定,只是會每一層累加起來。

CAR (total) = CAR(M1) + CAR(M2) + CAR (M3) + ......

而解決cumulative antenna effect也可以用跳線法來解決,只是要注意往上跳的線也會cumulative antenna effect。而在M1加上antenna diode算是比較簡單的解法,這顆diode對每一層metal上的電荷都是有漏電的效果的,但缺點就是會增加loading。


好了,最後的結論就是在先進製程中,開始有foundry提供cumulative antenna rule,這跟以前的觀念有點不太一樣。

參考文獻 (Reference):
[1] Y.-P. Tsai, J.-R Shih, Y.-C. King, and C. J. Lin, “Plasma charge accumulative model in quantitative FinFET plasma damage,” IEEE Tran. Electron Devices, vol. 66, no. 8, pp. 3492-3497, Aug. 2019.
[2] E. R. Minami, S. B. Kuusinen, E. Rosenbaum, P. K. Ko, and C. Hu, “Circuit-level simulation of TDDB failure in digital CMOS circuits,” IEEE Trans. Semiconduct. Manufact., vol. 8, no. 3, pp. 370–377, Aug. 1995.
[3]  M.-D. Ker and S.-L. Chen, “Design of mixed-voltage I/O buffer by using NMOS-blocking technique,” IEEE J. Solid-State Circuits, vol. 41, no.10, pp. 2324-2333, Oct. 2006.

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