Antenna effect in SOI process

 

之前沒想過，會再寫一篇跟antenna effect相關的文章。最近碰了SOI製程，才發現antenna effect在bulk和SOI製程裡有些不同，就簡單整理一下。

深層n型井 Deep N-Well (DNW)

發現一些資深的Circuit designer和Layout engineer不清楚Deep N-Well (DNW)的用法，以為就是底下鋪一層DNW就好，其實還要搭配N-Well (NW)和n+才能達到我們要的效果。

Embedded USB2 (eUSB2) - 嵌入式USB2

USB2是21年前(西元2000年)所制定的規格，其介面電壓為 3.3V。當時最先進的製程為180nm(0.18um)其core device為1.8V，IO device 為3.3V或5V。經過20多年後，現在最先進的製程為3nm，其IO device為1.2V。

DDR SDRAM的Write Leveling (寫入均衡)

這篇繼續來說些 DDR interface相關的東西。如標題，本篇文章將會來介紹DDR SDRAM裡的write leveling(寫入均衡)功能。

DDR Interface Summary (DDR介面)

之前做過DDR IO和PHY的設計，本篇整理了DDR介面的一些電性規格，這裡只說明DDR和LPDDR的規格，至於GDDR不在討論範圍裡。DDR指標準的DRAM，就是我們在個人電腦(PC)上看到；LPDDR常出現需要低功耗的裝置上，如手機(mobile phone)、平板(tablet)、筆記型電腦(Notebook)上面；而GDDR則是GPU專用的DRAM。

名稱霧煞煞的USB規格

最近在看一些電腦規格，發現USB規格名稱實在很亂，常聽到的USB2、USB3.0、USB3.1、USB3.2、USB3.2gen1、USB3.2gne2x2、USB4 ，所以就稍微研究了一下它的歷史。

積體電路的天線效應 (Antenna Effect in IC)

這篇文章裡所提到的天線效應(Antenna effect)是在指IC製造過程中，用電漿(Plasma)做乾式蝕刻（Dry etching)，所造成的IC可靠度問題。

成因:
在製造金屬層(Interconnection or metal gate)的過程中，暴露在電漿下的金屬層就像天線一樣，會收集電漿所游離的電荷。當金屬層上的電荷太多，造成金屬層連接到的閘極氧化層(Gate oxide)的電場過高時，就會擊穿氧化層造成元件可靠度問題。

只有暴露在電漿下的金屬層會吸收游離電荷，而每個製程步驟完成後，會把晶圓上的電荷放掉(沖洗)。所以傳統的Antenna effect，基本上只有考慮單一層金屬的狀況，不會同時考慮多層金屬累積的電荷。

DDR SDRAM的TDQS/RDQS功能

最近在重新Study DDR的東西，看到這個TDQS的功能，來跟大家介紹一下。

Self-Heating Effect (SHE) 自我加熱效應

這篇來跟講講SHE。這裡的SHE，不是指台灣的女子天團SHE，是指半導體元件的Self-heating effect，自我加熱效應的簡稱。

什麼是SHE?
電子元件當電流流過後，因為內部阻抗的關係，會產生熱能(heat)。而半導體元件也是如此，當MOS導通時(channel turning on)，電流從汲極(Drain)經通道(channel)流到源極(Source)也會產生熱能。這會使元件本身的溫度提高，一般來說，溫度高效能會較差，如果溫度過高到一定程度，元件可能會因此而燒毀而有可靠度(reliability)的問題。

Poly Space Effect (PSE)

接著來說Poly space effect (PSE) 或是Poly spacing effect，從字面上是Poly距離對元件造成的影響，而元件閘極是用Poly silicon所實現的，所以PSE就是閘極距離對元件所產生的影響(註一)。

什麼是PSE?
傳統的PSE是因光罩的誤差，製作過程中蝕刻(Etch)、沉積(Deposition)所造成的誤差。這可以用利用蒙地卡羅分析(Monte-Carlo analysis)來做模擬，來預估結果。而這裡要說的PSE則是另一個原因造成的。

OD Space Effect (OSE)

從0.25um以下的半導體製程，利用STI的方法來做隔絕元件與元件。由於STI的作法，會在Substrate上挖出一個溝槽，再填入二氧化矽當絕緣層，這個動作會產生應力的問題，對元件NMOS和PMOS產生額外的影響。

本篇所談的OD space effect (OSE) or OD spacing effect和先前提到的LOD effect [1], [2]一樣, 都是因為半導體製程裡STI (Shallow trench isolation)所造成的，所以LOD和OSE可稱為STI stress effect。在65nm之前的製程，OSE的影響並不明顯，所以STI stress effect單純指LOD effect。而45nm以下的先進製程，OSE的影響就不能再被忽略了。

用WaveView Analyzer來疊眼圖(Eye Diagram)

有個不認識的學弟看了這篇後，在FB問我如何疊eye diagram。其實這是以前awave無法直接疊眼圖時用的技巧，現在的waveform viewer都可以直接疊眼圖了，像Synopsys的WaveView Analyzer即可直接疊eye diagram。

2009 ISSCC Papers

每年在美國舊金山舉行的的IEEE國際固態電子電路會議(Internal Solid-State Circuit Conference，簡稱ISSCC)是IC設計界的最高盛會，世界ㄧ流的公司、學校都會在這發表重大的技術和研究成果。今年的ISSCC舉辦的時間在2月8日~12日，共五天。拿到剛出爐的2009年電子論文集，當然要趕緊看看有什麼與自己研究、工作相關的論文，此外，還要關心ㄧ下台灣今年的表現如何。

投稿經驗--IEEE JSSC，TCAS-I，TCAS-II

這篇是舊文重貼，原文是發表在ptt的PHD板，由於最近有人問我投稿的一些問題，所以把原來的文章重新在blog發表。如有問題歡迎留言給我。

Well Proximity Effect

談完LOD Effect，就不得不再談談WPE。
在先進半導體製程中，除了LOD (Length of Diffusion) Effect外，另一個常被提到的問題就是Well Proximity Effect，簡稱WPE，中文叫"井鄰近效應"。白話一點來說，是靠近井(Well)所造成的效應。

Introduction to LOD Effect (下)

在Introduction to LOD Effect (上)一文中，已經簡單的介紹LOD (Length of Diffusion) Effect，接著來談談如何降低LOD Effect對電路的影響。LOD Effect有兩個重要參數SA、SB，由前文得知我們可以預先估計SA、SB的長度代入模擬中，這樣就可以精確的把LOD Effect考慮進去。不過實際電路設計時，你無法很準確的估計每個Device的SA(SB)，尤其是Analog Circuit Layout上，還需考慮許多對稱的問題。所以一般我們只預估重要設計(Critical Block)裡面的SA(SB)，再利用Layout上的技巧來降低LOD Effect對電路的影響。（註一）

Introduction to LOD Effect (上)

在先進的CMOS製程裡，LOD (Length of Diffusion) Effect將會是影響類比電路的一個重要參數。
剛好最近讀了一些有關LOD Effect的文章，發現LOD Effect的資訊幾乎都是英文的，故想用正體中文把這LOD Effect做個簡單的介紹，讓初次碰到LOD Effect的Designer可以快速進入狀況。

Level Shifter

出包了~~~我的第一個project原本以為會順順利利完成~~~ 
結果還是出包了~~~~很幹~~~ 心情不好~~~~
我做的design沒出問題,反而是客戶拿別人的IP來用出包了~~~
沒幫他們check出來問題...................

如何在HSPICE中產生眼圖(Eye Diagram)

最近正在做PLL/DLL的設計，需要把輸出訊號用眼圖的方式表現來評估抖動(jitter)。
以下就是介紹產生眼圖的方法。

How to generate eye diagram in HSPICE

Because I am doing PLL/DLL design, I need to generate eye diagram in HSPICE.
Please paste the following sentences (red words) in your netlist and then run simulation.