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2016年7月26日 星期二

Shih-Lun Chen's Publication List

新中華民國專利通過,來更新一下吧。

到今天2016/7/26為止,共發表了IEEE Regular Journal 4篇IEEE Brief Journal 3篇International Conference Paper 12篇;申請通過了美國專利7篇台灣專利8篇中國專利1篇

期刊、會議、專利篇數
Regular Journal (4)IEEE JSSC2
IEEE T-CAS11
IEEE T-VLSI1
Brief Journal (3)IEEE T-CAS23
International Conference Paper (12)IEEE ISSCC1
IEEE ASSCC1
IEEE ISCAS4
IEEE AP-ASIC3
IEEE ICECS1
IEEE APCCAS1
VLSI-DAT1
Patent (16)US Patent7
Taiwan Patent8
China Patent1

2016年3月27日 星期日

Poly Space Effect (PSE)


接著來說Poly space effect (PSE) 或是Poly spacing effect,從字面上是Poly距離對元件造成的影響,而元件閘極是用Poly silicon所實現的,所以PSE就是閘極距離對元件所產生的影響(註一)。

什麼是PSE?
傳統的PSE是因光罩的誤差,製作過程中蝕刻(Etch)、沉積(Deposition)所造成的誤差。這可以用利用蒙地卡羅分析(Monte-Carlo analysis)來做模擬,來預估結果。而這裡要說的PSE則是另一個原因造成的。

2016年3月12日 星期六

OD Space Effect (OSE)

從0.25um以下的半導體製程,利用STI的方法來做隔絕元件與元件。由於STI的作法,會在Substrate上挖出一個溝槽,再填入二氧化矽當絕緣層,這個動作會產生應力的問題,對元件NMOS和PMOS產生額外的影響。

本篇所談的OD space effect (OSE) or OD spacing effect和先前提到的LOD effect [1], [2]一樣, 都是因為半導體製程裡STI (Shallow trench isolation)所造成的,所以LOD和OSE可稱為STI stress effect。在65nm之前的製程,OSE的影響並不明顯,所以STI stress effect單純指LOD effect。而45nm以下的先進製程,OSE的影響就不能再被忽略了。

2015年5月10日 星期日

用WaveView Analyzer來疊眼圖(Eye Diagram)


有個不認識的學弟看了這篇後,在FB問我如何疊eye diagram。其實這是以前awave無法直接疊眼圖時用的技巧,現在的waveform viewer都可以直接疊眼圖了,像Synopsys的WaveView Analyzer即可直接疊eye diagram。

2009年2月17日 星期二

2009 ISSCC Papers

每年在美國舊金山舉行的的IEEE國際固態電子電路會議(Internal Solid-State Circuit Conference,簡稱ISSCC)是IC設計界的最高盛會,世界ㄧ流的公司、學校都會在這發表重大的技術和研究成果。今年的ISSCC舉辦的時間在2月8日~12日,共五天。拿到剛出爐的2009年電子論文集,當然要趕緊看看有什麼與自己研究、工作相關的論文,此外,還要關心ㄧ下台灣今年的表現如何。

2008年11月10日 星期一

投稿經驗--IEEE JSSC,TCAS-I,TCAS-II

這篇是舊文重貼,原文是發表在ptt的PHD板,由於最近有人問我投稿的一些問題,所以把原來的文章重新在blog發表。如有問題歡迎留言給我。

2008年9月28日 星期日

Well Proximity Effect

談完LOD Effect,就不得不再談談WPE。
在先進半導體製程中,除了LOD (Length of Diffusion) Effect外,另一個常被提到的問題就是Well Proximity Effect,簡稱WPE,中文叫"井鄰近效應"。白話一點來說,是靠近井(Well)所造成的效應。

2008年9月7日 星期日

Introduction to LOD Effect (下)

Introduction to LOD Effect (上)一文中,已經簡單的介紹LOD (Length of Diffusion) Effect,接著來談談如何降低LOD Effect對電路的影響。LOD Effect有兩個重要參數SA、SB,由前文得知我們可以預先估計SA、SB的長度代入模擬中,這樣就可以精確的把LOD Effect考慮進去。不過實際電路設計時,你無法很準確的估計每個Device的SA(SB),尤其是Analog Circuit Layout上,還需考慮許多對稱的問題。所以一般我們只預估重要設計(Critical Block)裡面的SA(SB),再利用Layout上的技巧來降低LOD Effect對電路的影響。(註一)

2008年5月6日 星期二

Introduction to LOD Effect (上)

在先進的CMOS製程裡,LOD (Length of Diffusion) Effect將會是影響類比電路的一個重要參數。
剛好最近讀了一些有關LOD Effect的文章,發現LOD Effect的資訊幾乎都是英文的,故想用正體中文把這LOD Effect做個簡單的介紹,讓初次碰到LOD Effect的Designer可以快速進入狀況。

2007年11月2日 星期五

Level Shifter

出包了~~~我的第一個project原本以為會順順利利完成~~~ 
結果還是出包了~~~~很幹~~~ 心情不好~~~~
我做的design沒出問題,反而是客戶拿別人的IP來用出包了~~~
沒幫他們check出來問題...................

2007年5月23日 星期三

如何在HSPICE中產生眼圖(Eye Diagram)

最近正在做PLL/DLL的設計,需要把輸出訊號用眼圖的方式表現來評估抖動(jitter)。
以下就是介紹產生眼圖的方法。

How to generate eye diagram in HSPICE

Because I am doing PLL/DLL design, I need to generate eye diagram in HSPICE.
Please paste the following sentences (red words) in your netlist and then run simulation.

2005年8月8日 星期一

32k oscillator

32kHz crystal oscillator~ 它振了~~
我想我的test patten太少了~~
要多試一些組合才是才是~~

2005年6月13日 星期一

counter的架構

經雷克斯的提醒

這樣去count出來的結果本來就會算錯(不穩定)~

即使我RC oscillator再準也是如此

應該要好好計算一下

到底是我這的問題,還是跟本是digital那的架構問題


2004年12月28日 星期二